DFG-Schwerpunktprogramm:
Grundlagen und Verfahren verlustarmer Informationsverarbeitung
Liste der geförderten Projekte der 2. Phase
Professor Dr.-Ing. Thomas Beth
Institut für Algorithmen und Kognitive Systeme
Universität Karlsruhe
Projekt: Untersuchungen und Pilotanwendungen von
Komplexitätsmaßen und Entwurfskriterien für die verlustarme
Informationsverarbeitung
Zusammenfassung:
In diesem Projekt sollen Entwurfskriterien für die verlustarme
Schaltungstechnik entwickelt und angewendet werden, die durch entsprechende
Komplexitätsmaße fundiert sind. Die bereits im ersten Bewilligungszeitraum
erzielten thermodynamischen Ergebnisse über Informationsverarbeitung mit
geringen Ressourcen wird dabei als Grundlage dienen. Die thermodynamische
Fundie-rung soll dabei gleichzeitig auch Optimierungskriterien für die
Entwicklung abstrahlungsarmer Netzwerke liefern. Ziel des Projektes ist es, die
Möglichkeiten und Grenzen des verlässlichen Rechnens in der Nähe des thermischen
Gleichgewichts sowohl technologieabhängig als auch vom fundamentalen
informationstheoretischen Standpunkt ausgehend zu erforschen. Es ist geplant,
anhand verschiedener Phasenraumdarstellungen realer und modellhafter Netzwerke
Optimierungskriterien zu entwickeln, auf die dann mit Hilfe algebraischer
Zerlegungsmethoden und entsprechender Software Entwurfsmethoden für konkrete
komplexere Netzwerke aufgebaut werden.
Dr. Willi Geiselmann
gemeinsam mit:
Professor Dr.-Ing. Thomas Beth
Institut für Algorithmen und Kognitive Systeme
Universität Karlsruhe
Projekt: Analyse und Konstruktion von Signalverarbeitungs-
und Arithmetik-Architekturen für verlustarme Schaltungsprinzipien
Zusammenfassung:
Ziel ist es mit Techniken des verlustarmen Rechnens Schaltungen und Algorithmen
für Signalverarbeitung, Codierung und Kryptographie zu entwickeln. Dazu sollen
entsprechende Algorithmen in entsprechenden Datentypen entworfen werden. Die
Wir- kungsweise dieser Einzelkomponenten soll dann an Systemkomponenten der
Signalverarbeitung und der Informationsübertragung, z. B. bei der Codierung und
Chiffrierung, demonstriert werden.
Durch unsere überraschenden Forschungsergebnisse auf dem Gebiet
Abstrahlungsanalyse ist die kryptographische Notwendigkeit von speziellen
verlustarmen Hardware-Schaltungen offenbar geworden.
Diese Erkenntnisse werden in ihrer technisch-algorithmischen Bedeutung weiter untersucht. Das Projekt wird in Zusammenarbeit und Abstimmung mit weiteren Projekten des Schwerpunktprogramms beantragt.
Professor
Dr.Dr.h.c. Manfred Glesner
Lehrstuhl "Mikroelektronische Systeme" Institut
für Datentechnik Technische Universität Darmstadt
Projekt: Entwurfsmethode für verlustleistungsarme
mikroelektronische Systeme basierend auf adiabatischen CMOS-Schaltungen
Zusammenfassung:
In diesem Projekt sollen die Möglichkeiten untersucht werden, adiabatische
Schaltungsprinzipien im Sinne einer Verlustleistungsreduktion in CMOS
Schaltungen einzusetzen. Wir wollen in dem beantragten Projektabschnitt die
Möglichkeiten des adiabatischen Umladens großer Kapazitäten untersuchen, wie sie
z. B. in langen Verbindungsleitungen und Taktnetzwerken zu finden sind. Im
Rahmen einer Kommunikationssynthese soll eine optimale Kombination der
verschiedenen Kommunikationsmöglichkeiten inklusive der in diesem Projekt zu
entwickelnden auf dem adiabati- schen Prinzip beruhenden Strukturen gefunden
werden. Die entwickelten Schaltungen sollen mit einem ASIC verifiziert werden.
Eventuelle Vorteile für die elektromagnetische Verträglichkeit (EMV) sollen
experimentell mit den gefertigten ASICs untersucht werden.
Professor Dr.-Ing. Jürgen Götze
Arbeitsgebiet Datentechnik Fakultät für
Elektrotechnik Universität Dortmund
Projekt: Entwurf von Algorithmen und Architekturen
für verlustleistungsarme Signalverarbeitung
Zusammenfassung: Das Forschungsvorhaben hat zum Ziel, Algorithmen und
Architekturen zu entwerfen, die eine verlustleistungsarme Implementierung
zulassen. Dazu wurde eine auf "Black-Box" Modellen basierende Entwurfsumgebung
zur Abschätzung des Leistungsverbrauchs von Algorithmen entworfen. Zur
Definition und Verfeinerung der Black-Boxes dienen die Werkzeuge des Entwurfs
paralleler Algorithmen, die neben ihrer unmittelbaren Bedeutung für die
Verlustleistungsreduktion einen Einblick in die inneren Strukturen und
Operationen eines Algorithmus' liefern und diese anschau- lich aufbereiten.
Inkrementelle Verfeinerungsstrukturen wurden auf hoher Ebene in die Algorithmen
eingebracht und sollen im weiteren auf tieferen Ebenen integriert werden. Diese
inkrementellen Verfeinerungsstrukturen erlauben es, auf allen Ebenen eines
Algorithmus' (von Operationsblöcken bis auf Gatterebene) Modifikationen
vorzunehmen, um effiziente verlustleistungsarme Implementierungen zu erhalten.
Die anhand von ausgewählten Algorithmen gewonnen Ergebnisse sollen auf ihre
Verwendbarkeit für verschiedene Klassen von Algorithmen betrachtet werden, um
daraus Erkenntnisse über die Entwurfsmethodik für verlustleistungsarme
Implementierungen auf Algorithmenebene zu gewinnen.
In einem Forschungsverbund "Robustheit von Low-Power Schaltungen" mit Frau
Prof. Dr. Schmitt-Landsiedel, TU München, Herrn Prof. Dr. Dr.h.c. Glesner, TU
Darmstadt und Herrn Prof. Dr. Pfleiderer, Universität Ulm, sollen die
Auswirkungen der Algorithmenmodifikationen unter verschiedenen
schaltungstechnischen Konzepten und Randbedingungen im Hinblick auf die
Herstellung verlustleistungsarmer Schaltungen untersucht werden.
Professor Dr. Karl Goser
Lehrstuhl Bauelemente der Elektrotechnik der Universität Dortmund
Projekt: Verlustleistungsreduktion durch integrationsgerechte
Schwellwertgatter
Zusammenfassung: Im Forschungs-Cluster "Robustheit für Low-Power
Schaltungen" mit Herrn Professor Götze, Herrn Professor Pfleiderer und Frau
Professor Schmitt-Landsiedel, beabsichtigen wir den Einfluß von
Prozeßschwankungen und Entwurfsmethoden auf der Algorithmus-, Logik- und
Schaltungsebene auf die Verlustleistung von integrierten CMOS-Schaltungen zu
untersuchen. In diesem Vorhaben soll gezeigt werden, inwieweit durch den Einsatz
von Schwellwertlogik die Verlustleistung reduziert werden kann. Neben der
konventionellen zweiwertigen Logik, die weitgehend in der CMOS-Technik
eingesetzt wird, bietet eine Erweiterung von zwei- auf intern mehrwertige Logik
Vorteile hinsichtlich geringerer Verlustleistung. Die Gründe hierfür liegen bei
"einfacheren" Schaltungen mit geringerer logischer Tiefe und den daraus
resultierenden Vorteilen. Die Konzepte logischer Funktionen mit Schwellwertlogik
bzw. Majority-Gattern bilden die Grundlage für die Implementierung von
verlustarmen Funktionsblöcken, an denen eine Verlustleistungsreduktion
demonstriert werden soll. Die Höhe der Verlustleistung wird u.a. durch
Parameterstreuungen bestimmt, die durch angepaßte Schaltungstechnik kompensiert
werden müssen. Arithmetische Schwellwertschaltungen mit reduzierter logischer
Tiefe werden im Rahmen des oben genannten Clusters mit anderen Lösungen
verglichen.
Professor Bedrich Hosticka , Ph.D.
Fachgebiet Mikroelektronische Systeme der Universität Gesamthochschule
Duisburg
Projekt: Interface-Schaltungs- und Systemtechnik
für verlustarme Informationsverarbeitung
Zusammenfassung: Im Forschungs-Cluster "Robustheit für Low-Power
Schaltungen" mit Herrn Professor Götze, Herrn Professor Pfleiderer und Frau
Professor Schmitt-Landsiedel, beabsichtigen wir den Einfluß von
Prozeßschwankungen und Entwurfsmethoden auf der Algorithmus-, Logik- und
Schaltungsebene auf die Verlustleistung von integrierten CMOS-Schaltungen zu
untersuchen. In diesem Vorhaben soll gezeigt werden, inwieweit durch den Einsatz
von Schwellwertlogik die Verlustleistung reduziert werden kann. Neben der
konventionellen zweiwertigen Logik, die weitgehend in der CMOS-Technik
eingesetzt wird, bietet eine Erweiterung von zwei- auf intern mehrwertige Logik
Vorteile hinsichtlich geringerer Verlustleistung. Die Gründe hierfür liegen bei
"einfacheren" Schaltungen mit geringerer logischer Tiefe und den daraus
resultierenden Vorteilen. Die Konzepte logischer Funktionen mit Schwellwertlogik
bzw. Majority-Gattern bilden die Grundlage für die Implementierung von
verlustarmen Funktionsblöcken, an denen eine Verlustleistungsreduktion
demonstriert werden soll. Die Höhe der Verlustleistung wird u.a. durch
Parameterstreuungen bestimmt, die durch angepaßte Schaltungstechnik kompensiert
werden müssen. Arithmetische Schwellwertschaltungen mit reduzierter logischer
Tiefe werden im Rahmen des oben genannten Clusters mit anderen Lösungen
verglichen.
Professor Dr.-Ing. Sorin Alexander Huss
Fachbereich Informatik der Technischen Universität Darmstadt
Projekt: Giga-Hertz VLSI-Entwurf mit asynchronen Wave-Pipelines
Zusammenfassung: Das beantragte Projekt hat zum Ziel, den Entwurf digitaler
CMOS-Schaltungen im Giga-Hertz-Bereich unter Verwendung asynchroner
Wave-Pipelines zu erforschen und die Anwendbarkeit dieser neuartigen Architektur
für den VLSI-Systementwurf zu demonstrieren. Ausgehend von einer Bewertung von
Prozeß-, Temperatur- und Spannungsschwankungen auf asynchrone
Wave-Pipeline-Architekturen soll diese generische Architektur auf zyklische
Strukturen verallgemeinert werden. Der Entwurf von Steuerwerken mit asynchronen
Wave-Pipelines soll dabei erforscht und diese hinsichtlich Ausdrucksmächtigkeit,
Geschwindigkeit, Fläche, Energie und Betriebssicherheit mit konventioneller
synchronen und asychronen Steuerwerken verglichen werden. Entscheidend für den
Systementwurf sind Gesichtspunkte wie Kommunikation mit synchronen und
elastischen asynchronen Komponenten sowie Testbarkeit. Die praktische Relevanz
der erforschten Konzepte soll anhand eines
Elliptic-Curve-Public-Key-Cryptosystem-Chips nachgewiesen werden. Da dem Layout
bei Frequenzen über 1 GHz entscheidende Bedeutung zukommt, sind bekannte
Verfahren zur Auslegung und Plazierung der Buffer sowie Abschirmungsmaßnahmen
gegen übersprechen und Rauschen zu bewerten und geeignet weiterzuentwickeln.
Privatdozent Dr. Andreas König
Institut für Grundlagen der Elektrotechnik
und Elektronik der Technischen Universität Dresden
Projekt: Ganzheitliche Modellierung integrierter
verlustarmer Erkennungssysteme unter Berücksichtigung der Parameterstreuung von
Prozess und Bauelementen bei der mikroelektronischen Integration
Zusammenfassung: Das Vorhaben greift die Herausforderung der modernen
Mikroelektronik bezüglich der Verlustleistungsminimierung unter Wahrung der
Robustheit für erkennende Systeme auf. Es baut auf einer vorliegenden
Entwurfsmethodik und -kette auf, die durch einen ganzheitlichen
Modellierungsansatz eine systematische Bewertung und Optimierung neuartiger
verlustleistungsarmer Konzepte über die Entwurfsebenen hinweg gestattet. Die
bisherigen Arbeiten sollen unter besonderer Berücksichtigung fertigungsbedingter
Parameterstreuungen und dem Ausbau der Lern- und Optimierungsmechanismen zur
Ausbeutesteigerung vollendet werden. Dann sollen robustere
Signalrepräsentationen und Schaltungs- bzw. Verarbeitungsstrukturen im
geschaffenen Kontext untersucht werden.
Unter Ausschöpfung aktueller Erkenntnisse der Bioinspiration sollen rekurrente
Strukturen und On-Chip-Adaptionsmechanismen zur Realisierung robuster
verlustarmer integrierter Erkennungssysteme untersucht werden.
Professor Dr. Peter Marwedel
und Dr. Rainer Leupers
Lehrstuhl Informatik XII Universität Dortmund
gemeinsam mit:
Professor Dr.-Ing. Gerhard P. Fettweis
Fakultät Elektrotechnik Institut für
Nachrichtentechnik Technische Universität Dresden
Projekt: Prozessorarchitekturen und Compilertechniken
zur verlustarmen digitalen Signalverarbeitung
Zusammenfassung: Das Forschungsvorhaben beschäftigt sich mit Systemen zur
digitalen Signalverarbeitung, welche auf programmierbaren Prozessoren basieren.
Zur Minimierung der Verlustleistung solcher Systeme wird ein ganzheitlicher
Ansatz, der sowohl Hardware als auch Software umfasst, verfolgt. Zum einen
werden Hardware-Maßnahmen in der Prozessorarchitektur untersucht, welche die
Leistungsaufnahme der abzuarbeitenden Maschinenkonstruktionen minimieren. Zum
anderen soll ein C-Compiler entwickelt werden, der die verfügbare
Prozessorhardware im Hinblick auf die Leistungs- aufnahme hinreichend gut
ausnutzt, um die bisher übliche zeitaufwendige Assemblerprogrammierung zu
vermeiden und auch die Optimierung auf algorithmischer Ebene zu erleichtern. Als
Demonstrator dient der digitale Signalprozessor (DSP) M3 der TU Dresden. Gemäß
des Arbeitsplanes entstand während des bisherigen Förderungszeitraumes an der TU
Dresden ein Prototyp des M3 DSP, sowie an der Uni Dortmund eine Basisversion
eines zugehörigen C-Compilers. Für den nun beantragten Förderungszeitraum sind
Forschungsarbeiten zur Verbesserung der Prozessorarchitektur und des Compilers
im Hinblick auf die Leistungsaufnahme vorgesehen. Besonders Augenmerk liegt
hierbei auf dem Zusammenspiel von Prozessorarchitektur und Compiler, um eine
tatsächliche Minimierung der Leistungsaufnahme des
Hardware-Software-Gesamtsystems zu erzielen.
Professor Dr.-Ing. Wolfgang Mathis
Institut für Prozeßmeßtechnik
und Elektronik der Universität Magdeburg
gemeinsam mit:
Dr.-Ing. Thomas Schindler
Institut für Elektronik, Signalverarbeitung und Kommunikationstechnik der Otto-von-Guericke-Universität
Projekt: Neues Konzept für effiziente
Low-Power-Audioleistungsverstärker
nach dem Klasse-D-Prinzip für digitale Hörgeräte und andere
mobile Audiosysteme
Zusammenfassung: Im Rahmen dieses Vorhabens soll ein neuartiges Konzept für
Leistungsverstärker mit sehr niedriger Verlustleistung nach dem Klasse-D-Prinzip
untersucht und realisiert werden, wie sie für digitale Hörgeräte und andere
mobile Audioanwendungen von großem Interesse sind. Ausgehend von einer
theoretischen Analyse der Problematik wird eine entsprechende Systemstruktur des
Verstärkerkonzepts entworfen. In deren Mittelpunkt steht ein spezielles
Signalkonzept, welches prinzipiell zur Eliminierung unerwünschter
Spektralanteile im Audiobasisband führt und somit erstmalig die Konstruktion
eines Klasse-D-Verstärkers mit insgesamt linearem übertragungsverhalten
ermöglicht. Dabei birgt dieses Vorhaben eine zweischichtige
Low-Power-Problematik: Einerseits wird ein hoher Wirkungsgrad durch den Einsatz
der Klasse-D-Betriebsart erzielt. Andererseits soll die Implementierung der sehr
komplexen digitalen Signalverarbeitungsaufgaben innerhalb des Signalkonzepts mit
Hilfe einer verlustarmen Schaltungstechnik realisiert werden. Dabei sind unter
anderem Echtzeitanforderungen wesentlich zu berücksichtigen. Bei der
Untersuchung der zu entwickelnden Algorithmen sollen thermodynamische
überlegungen einfließen, um somit eine systemübergreifende Betrachtung des
Problems vornehmen zu können. Eine enge Zusammenarbeit mit anderen Vorhaben
dieses Schwerpunktprogramms ist dabei unerlässlich.
Professor Dr.-Ing. Dietmar Müller
Fakultät für Elektrotechnik und Informationstechnik
der Technischen Universität Chemnitz
Projekt: Low Power-Selbstoptimierende digitale Systeme auf der Basis von
dynamisch rekonfigurierbarer Logik
Zusammenfassung: Im beantragten Projekt werden Arbeiten zum IP-basierten
Entwurf komplexer digitaler informationsverarbeitender Systeme unter dem Aspekt
der Verlustleistungsreduktion auf Systemebene durchgeführt. Die Arbeiten
fokussieren auf die Minimierung des auf Systembussen umgesetzten, bis zu 80% der
Gesamtverlustleistung ausmachenden, Verlustleistungsanteils durch adaptive,
schaltaktivitätsmindernde Kodierung der zwischen Systemmodulen übertragenen,
applikationsspezifischen Datenströme. Ziel ist die Realisierung von hinsichtlich
der Leistungsaufnahme selbstoptimierenden digitalen Systemen durch sich an die
Eigenschaften der applikationsspezifischen Datenströme automatisch adaptierenden
Bus-Encoder/Decoder-Hardware auf der Basis dynamisch rekonfigurierbarer Logik.
Professor Dr.-Ing. Wolfgang Nebel
Fachbereich Informatik der Universität Oldenburg
gemeinsam mit:
Professor Dr.-Ing. Bärbel Mertsching
Fachbereich Informatik der Universität Hamburg
und
Professor Dr. Birger Kollmeier
Arbeitsgruppe Medizinische Physik der Universität
Oldenburg
Projekt: Methodik und Werkzeuge für den verlustleistungsoptimierten
Algorithmen- und Architekturentwurf eingebetteter Systeme für die
Verarbeitung von Audio- und Sprachsignalen
Zusammenfassung: Im beantragten Projekt werden Arbeiten zum IP-basierten
Entwurf komplexer digitaler informationsverarbeitender Systeme unter dem Aspekt
der Verlustleistungsreduktion auf Systemebene durchgeführt. Die Arbeiten
fokussieren auf die Minimierung des auf Systembussen umgesetzten, bis zu 80% der
Gesamtverlustleistung ausmachenden, Verlustleistungsanteils durch adaptive,
schaltaktivitätsmindernde Kodierung der zwischen Systemmodulen übertragenen,
applikationsspezifischen Datenströme. Ziel ist die Realisierung von hinsichtlich
der Leistungsaufnahme selbstoptimierenden digitalen Systemen durch sich an die
Eigenschaften der applikationsspezifischen Datenströme automatisch adaptierenden
Bus-Encoder/Decoder-Hardware auf der Basis dynamisch rekonfigurierbarer Logik.
Professor Dr. Josef A. Nossek
Fakultät für Elektrotechnik und Informationstechnik
der Technischen Universität München
gemeinsam mit:
Professor Dr.-Ing. Walter Entenmann, München,
Lehrstuhl für Netzwerktheorie und Schaltungstechnik
der Technischen Universität München
Projekt: Methoden zur Verlustleistungsminimierung unter Ausnutzung von
zellenbasierter Leistungsmodellierung und deren Anwendung zur Optimierung von
anwendungsspezifischen Prozessorkernen
Zusammenfassung: Ziel des Projektes
ist die Erarbeitung von Einsatzkriterien von verschiedenen Methoden zur
Verlustleistungsreduktion beim Entwurf von anwendungsspezifischen Prozessoren
unter Ausnutzung des in den ersten zwei Jahren entwickelten Verfahrens zur
Verlustleistungsbestimmung. Da auf Entwurfsebenen, die über der Gatterebene
liegen, zur Zeit keine zuverlässige Methoden der Leistungsbestimmung existieren,
ist es notwendig Kriterien für den Einsatz von
Verlustleistungsreduktionsmethoden für Architekturklassen zu erarbeiten. Von
besonderem Interesse sind hier aufgrund des breiten Anwendungsspektrums und
zunehmender wirtschaftlichen Bedeutung Architekturen von anwendungsspezifischen
Prozessorkernen. Im Laufe des Projektes sollen insbesondere Methoden, die auf
Path-Balancing und Retiming basieren, auf ihre Einsatzmöglichkeiten untersucht
werden. Dabei sollen die Vorteile dieser Methoden (verringerte Verlustleistung)
gegen die Kosten in Form von Rechen/Entwicklungszeit, Automatisierbarkeit,
Chipfläche und erreichbarer Durchsatzrate, abgewogen werden, um daraus Aussagen
über die Einsatzgebiete einzelner Methoden zu erhalten. Bei den Arbeiten wird
eine intensive Nutzung der zellenbasierten Leistungsmodellierungsmethode (DCM)
zur Bestimmung der Verlustleistung und des Zeitverhaltens der untersuchten
Schaltungen geplant.
Professor Dr. Josef A. Nossek
Fakultät für Elektrotechnik und Informationstechnik
der Technischen Universität München
Projekt: Entwurf von adiabatischen Schaltungen
Zusammenfassung: Ziel des Projektes ist es, die Anwendbarkeit adiabatischen
Schaltens zum Treiben dominanter Lasten zu untersuchen. Dabei sollen die
logischen Operationen von einer konventionellen CMOS Logik ausgeführt werden,
wohingegen das verlustleistungsintensive Umladen großer Lasten adiabatisch
erfolgt. Die Beschränkung des adiabatischen Prinzips auf Elemente mit geringer
logischer Komplexität, aber hoher Verlustleistung lässt einen sehr effektiven
Einsatz des adiabatische Prinzips erwarten. Im Verlauf des Projektes sind zum
einen die verschiedenen Logikfamilien auf ihre Eignung zu überprüfen, zum
anderen sind Verfahren für den Entwurf der Treiber zu entwickeln. Für eine
realistische Simulationsumgebung ist eine Verbesserung der Lastmodellierung
unerlässlich. Ebenfalls zu untersuchen ist die Erzeugung der oszillierenden
Versorgungsspannung unter Belastung durch die adiabatische Schaltung. Es sollen
Treiber für typische Einsatzbereiche konzipiert und mit nichtadiabatischen
Ansätzen verglichen werden.
Professor Dr.-Ing. Hans-Jörg Pfleiderer
Abteilung Allgemeine Elektrotechnik und Mikroelektronik
der Universität Ulm
Projekt: Regelung der Versorgungsspannung von
ICs in Abhängigkeit ihrer Leistungsmerkmale
Zusammenfassung: Die unvermeidlichen PVTL-Schwankungen (P process technology
parameter, V supply voltage, T ambient temperature, L load) waren der Anlass,
Untersuchungen zur Regelung einer minimalen Versorgungsspannung aufzunehmen und
im ersten Förderzeitraum soweit angedacht durchzuführen. Das erarbeitete
integrationsfreundliche Boost-Konverter Konzept ist noch durch mixed-mode
Simulationen zu verifizieren und mit einer angenommenen Meßschaltung die
Reaktion auf Laständerungen zu studieren; hierbei fließen die Ergebnisse des
Forschungsverbundes "Robustheit von Low-Power Schaltungen" ein. Die seitherigen
Forschungsarbeiten lassen erkennen, dass Schwankungen der Versorgungsspannung an
Bedeutung zunehmen und die minimale Spannung und damit die Verlustleistung des
Chips bestimmen. Die einfache Lösung, die Spannungsversorgung durch
Stützkondensatoren zu stabilisieren, führt wegen der unvermeidlichen Leitungs-
und Bonddrahtinduktivitäten zu gedämpften Schwingungen. Ausgehend von
Transistorschaltungen ist eine einfache Ersatzschaltung der Last und der
Spannungszuleitungen abzuleiten und soweit möglich mit symbolischen Programmen
(Maple) die Schwingung und deren Dämpfung eines zusätzlichen Widerstandes
analytisch zu untersuchen.
Professor Dr.-Ing. Peter Pirsch
Institut für Theoretische Nachrichtentechnik
und Informationsverarbeitung der Universität
Hannover
Projekt: Verlustleistungsmodellierung für
Verfahren der Videosignalverarbeitung
Zusammenfassung: Im geplanten Forschungsvorhaben sollen zum einen sogenannte
Low-Level Teilverfahren der Bild- und Videosignalverarbeitung als
unterschiedliche dedizierte Hardware-Architekturen, andererseits High-Level
Teilverfahren auf spezialisierten programmierbaren Videosignalprozessoren mit
dem Ziel der Verlustleistungsreduktion untersucht werden. Da die dedizierten
Architekturen zum Teil schon im ersten Teil des Vorhabens bearbeitet worden
sind, liegt der Schwerpunkt des Antrags auf der Implementierung
verlustleistungsarmer High-Level Verfahren auf einem programmierbaren Prozessor,
der gleichzeitig entsprechenden Hardware-Verbesserungen unterzogen werden soll.
Insbesondere sollen Möglichkeiten der Instruktionssatzcodierung, dem Hinzufügen
neuer spezialisierter Instruktionen und dem Einsatz von Speicherhierarchien
(Caches) mit dem Ziel der Verlustleistungsreduktion untersucht werden. Die
änderungen an der Hardware sollen dabei wiederum in die Software einfließen.
Professor Dr. Franz J. Rammig
FB 17 - Informatik - der Universität-GH Paderborn
gemeinsam mit:
Dr. Bernd Kleinjohann
C-LAB der Universität - Gesamthochschule
- Paderborn
Projekt: Entwurf verlustarmer Architekturvarianten
Zusammenfassung: Im Projekt der Arbeitsgruppe von Prof. Rammig soll auf
hoher Abstraktionsebene ein Beitrag zur praxisnahen Entwicklung von digitalen
Komponenten zur verlustarmen Informationsverarbeitung geleistet werden. In der
ersten Förderperiode wurde auf Architekturebene ein Verfahren entwickelt, das es
erlaubt aus der Analyse einer bit-seriellen asynchronen Architektur
charakteristische Merkmale zur Leistungseinsparung zu extrahieren. Diese
Merkmale wurden dann unter Anwendung bestimmter Techniken auf synchrone
bit-serielle Architekturen übertragen. Die in der ersten Antragsphase
entwickelten Analysemethoden sollen in der zweiten Projektphase direkt in den
Syntheseprozess einfließen und auf bit-parallele Architekturen erweitert werden.
Hierzu sollen typische Pipelining-Architekturen untersucht werden. Außerdem soll
auf hoher Entwurfsebene (Datenflussgraph) ein Verfahren entwickelt werden, das
es erlaubt An- und Abschaltmechanismen in ein Scheduling zu integrieren.
Ausgangspunkt bildet hier wieder die Aktivierungsintervall-Analyse auf den
Datenflussgraphen. Für jeden Knoten des Datenflussgraphen sollen die
charakteristischen Eigenschaften, wie Laufzeit, Fläche und Leistungsaufnahme
berücksichtigt werden. Diese Daten können aus Standardbibliotheken oder durch
Abschätzverfahren ermittelt werden. Das entwickelte Verfahren soll auf Beispiele
der Signalvorverarbeitung und für Filteralgorithmen, wie man sie aus der Bild-
und Sprachverarbeitung kennt, angewendet werden.
Professor Dr. Doris Schmitt-Landsiedel
Lehrstuhl für Technische Elektronik Fakultät
für Elektrotechnik und Informationstechnik Technische Universität
München
Projekt: Analyse und Optimierung der parametrischen
Ausbeute von verlustleistungsarmen Schaltungen
Zusammenfassung: Der Schwerpunkt des zur Fortsetzung beantragen
Forschungsvorhaben liegt auf der Ausbeuteanalyse und dem robustem Entwurf von
verlustleistungsarmen Schaltungen für die Informationsverarbeitung. Die
Ausfallmechanismen neuer verlustleistungssparender Schaltungen, wie z.B.
adiabatische Logik, sind andere als bei statischen CMOS-Schaltungen. Die
Auswirkungen von Parameterschwankungen auf die maßgeblichen Ausbeutekriterien
werden in diesem Projekt bestimmt. Es werden technologische Maßnahmen zur
Verbesserung der ausbeuteminimierenden Parameter ermittelt. Um die verbleibenden
Schwankungen im Entwurf angemessen berücksichtigen zu können, werden die
Auswirkungen auf die Ausbeute in quantitativer Form bereitgestellt. Die
eingesetzten Methoden sind experimentelle Charakterisierung von Bauelementen und
Grundschaltungen mit integrierten Testanordnungen sowie Simulationen auf der
Prozess-, Bauelemente- und Schaltungsebene. Gemeinsam mit Verbundpartnern soll
damit eine übergreifende Optimierung bis zur Algorithmen- und Architekturebene
ermöglicht werden. Für die mögliche Realisierung eines ganzen System-on-Chip
(SoC) ist geplant, zusammen mit den Verbundpartnern zum Abschluss ein größeres
Testvehikel zu erarbeiten, an dem Synergieeffekte erkennbar werden.
Professor Dr.-Ing. Uwe Schwiegelshohn
Lehrstuhl für Datenverarbeitungssysteme der
Universität Dortmund
Projekt: Leistungsarme Signalverarbeitung für
die Datenspeicherung auf mobilen Festplatten
Zusammenfassung: Im beantragten Zeitraum des Forschungsprojektes soll vor
allem die Kopplung einzelner Komponenten eines signalverarbeitenden Systems
unter dem Gesichtspunkt einer geringen Verlustleistung anhand des Lesekanals in
einer mobilen Festplatte exemplarisch dargestellt werden. Zum einen sollen von
dem im Projekt bereits entwickelten Signalraumdetektor Werte für die
Zuverlässigkeit der Detektion ermittelt und über den Modulationsdecoder an den
Fehlerschutzdecoder weitergereicht werden. Damit soll das Verhältnis von
Korrekturfähigkeit zu Redundanz des Fehlerschutzcodes erhöht und über die
Hardwarekomplexität die Verlustleistung reduziert werden. Des Weiteren wird
untersucht, ob durch eine parallele Detektion mehrerer Bits die
Verarbeitungsgeschwindigkeit des Detektors und so auch die Verlustleistung der
Detektorschaltung reduziert werden kann. Ebenso ist zu ermitteln, ob sich eine
adaptive Detektorstruktur sich auch bei geringer Verlustleistung realisieren
lässt. Schließlich soll über eine flexible Hardware-Software Schnittstelle im
Fehlerschutzdecoder ein Festplattensystem mit einem Modus mit geringer
Latenzzeit und einem Modus mit geringer Verlustleistung entwickelt werden. Damit
hat dieses Teilprojekt insbesondere den systemübergreifenden Einsatz
verschiedener Methoden der leistungsarmen Signalverarbeitung in einem Projekt
mit hoher technischer Relevanz zum Thema.
Professor Dr.-Ing. Sven Simon, Bremen
Lehrgebiet digitale Schaltungstechnik, FB Elektrotechnik und Informatik der
Hochschule Bremen
Projekt: Verlustleistungsminimierung von anwendungsspezifischen Prozessoren
Zusammenfassung: Ziel des Projektes ist die Untersuchung und Ableitung
geeigneter VLSI Architekturen zur Verlustleistungsreduzierung
anwendungsspezifischer Prozessoren auf dem Gebiet der digitalen
Signalverarbeitung (DSP). Mit den Ergebnissen der geplanten Arbeiten sollen
Entwurfsregeln für verlustleistungsarme Prozessoren erarbeitet werden, so dass
Architekturentscheidungen bezüglich Verlustleistungsminimierung schon früh in
der Entwurfsphase ohne Simulation gefällt werden können. Dazu sollen neben
verschiedenen Typen von Architekturtransformationen, auch verschiedene Ebenen
des Entwurfs (Architektur, Software) berücksichtigt werden. Bezüglich der
Architekturtransformationen sollen insbesondere solche untersucht werden, die
erfolgreich für parallele Implementierungen der Signalverarbeitungsalgorithmen
verwendet wurden, und bisher bei Prozessorarchitekturen nicht eingesetzt wurden.
Beispielsweise wird bei der Architekturentwicklung Interleaving (zur
Verarbeitung von Datenströmen mehrerer Kanäle) für effiziente Implementierungen
bei parallelen Realisierungen jedoch bisher nicht bei Realisierungen auf
Prozessoren verwendet, da dazu anwendungsspezifische Eigenschaften der
Problemstellung genutzt werden müssen. Anwendungsspezifische Prozessoren stellen
auch in diesem Zusammenhang ein noch weiter zu bearbeitendes Forschungsgebiet
dar, das im Zusammenhang mit Verlustleistungsminimierung Gegenstand der
geplanten Arbeiten sein soll.
Professor Dr.-Ing. Dirk Timmermann
Institut für Angewandte Mikroelektronik und
Datentechnik der Universität Rostock
Projekt: Schaltungstechnik und Architekturen für
mobile digitale Signalverarbeitung mit drahtloser Kommunikation bei niedrigster
Leistungsaufnahme
Zusammenfassung: Ziel des Projektes ist es, die bereits entwickelten, neuen
dynamischen Schaltungstechniken mit sehr hoher Geschwindigkeit und verringerter
Leistungsaufnahme mit einem neuartigen flächen- und
verlustleistungsreduzierenden Architekturkonzept für
Signalverarbeitungsalgorithmen zu verknüpfen, um leistungsfähige
batteriebetriebene und portable Systeme zu ermöglichen. Es soll eine Erweiterung
des Design-Flows für dynamische Schaltungstechniken erfolgen, in dem die zu
entwickelnden Synthese-Algorithmen für eine Reduzierung der Verlustleistung
integriert werden. Da Low-Power Systemdesign der Berücksichtigung aller
Entwurfs- und Realisierungsebenen bedarf, werden die Lösungen in den
verschiedenen Ebenen bezüglich ihrer Verträglichkeit untereinander abgestimmt.
Das entwickelte Vorgehen soll durch die Konzeption und Umsetzung eines
durchgängig auf extrem niedrigen Leistungsverbrauch hin konzipierten
Demonstrators als portables mikroelektronisches Signalverarbeitungsgerät mit
drahtloser Anbindung gezeigt und überprüft werden.
Professor Dr. Norbert Wehn
Lehrstuhl für Mikroelektronische Systeme
der Universität Kaiserslautern
Projekt: Untersuchungen zu verlustleistungsarmen
Softwarerealisierungen von Mobilfunkalgorithmen auf Mehrfachprozessoren
Zusammenfassung: Bei diesem Antrag handelt es sich um einen
Verlängerungsantrag, der auf dem oben erwähnten bewilligten Erstantrag basiert.
Es werden deshalb an dieser Stelle nur die Ziele und Arbeitspakete des
Verlängerungszeitraums beschrieben. Die Gesamtziele sind dem Erstantrag zu
entnehmen. Der Erstantrag enthielt Arbeitspakete in einem Umfang von drei
Jahren. Zum Zeitpunkt der Verlängerungsantragstellung ist das Projekt erst ein
Jahr bearbeitet worden. Aufgrund der Erkenntnisse der bis jetzt geleisteten
Arbeit ist jedoch bereits jetzt abzusehen, dass die ursprünglich beantragte
Dauer von drei Jahren nicht ausreicht und deshalb eine Verlängerung um insgesamt
2 Jahre beantragt wird, was zu einer Gesamtprojektdauer von 4 Jahren führt.
Unser Forschungsvorhaben orientiert sich am UMTS-Mobilfunkstandard und
konzentriert sich zunächst auf die Kanalcodierung mit Turbo-Codes auf
programmierbaren Architekturen. Es sollen unterschiedliche Ansätze auf den
Ebenen Softwareoptimierung, Partitionierung und algorithmische Optimierung
untersucht werden, um den Leistungsverbrauch und den Durchsatz von Turbo-Decoder
Implementierungen zu optimieren. Aus den Erkenntnissen, die bei der Untersuchung
des Turbo-Decoder Algorithmus erzielt wurden, sollen anschließend
allgemeingültige Methodiken für die Klasse der Signalverarbeitungsalgorithmen im
Mobilfunkbereich abgeleitet werden, die an weiteren Anwendungsbeispielen zu
überprüfen sind.
Professor Dr. Hans-Joachim
Wunderlich
Institut für Informatik der Universität
Stuttgart
gemeinsam mit:
Professor Dr. Detlef Schmid und Dr. Albrecht Ströle
Institut für Rechnerentwurf und Fehlertoleranz
der Universität Karlsruhe
Projekt: Leistungs- und Energiebeschränkung
im Selbsttest
Zusammenfassung: Selbsttestverfahren sind in jüngster Zeit zur dominierenden
Testmethode für komplexe mikroelektronische Systeme geworden. Die neue
Technologie des "Core-based Design" integriert vollständige Systeme auf einem
Chip und zwingt Entwerfer und Vertreiber der Megazellen zumeist,
Selbsttestverfahren einzusetzen. Im Vergleich zum Normalbetrieb ist die
Verlustleistung bei der Ausführung des Selbsttests ein Vielfaches größer, weil
hier alle Teile des Systems möglichst häufig und möglichst schnell schalten,
während man bei einem verlustarmen Systembetrieb möglichst große Bereiche der
Schaltung stillegt. Da wesentliche Teile des Systems wie Stromversorgung und
Gehäuse entsprechend der Spitzenleistung ausgelegt werden müssen, beschränkt die
Verlustleistung im Selbsttest das Optimierungspotential sogenannter "Low
Power"-Entwürfe. Bei mobilen Anwendungen kommt noch hinzu, daß der Test relativ
häufig wiederholt wird, und mit dem daraus folgenden hohen Energieverbrauch auch
die Lebenszeit der Batterie verkürzt. Ziel des Projekts ist deshalb die
Entwicklung von Methoden für den Selbsttest digitaler Systeme, mit denen
Verlustleistung und Energieverbrauch während des Tests beschränkt werden können,
ohne die Testzeit wesentlich zu verlängern oder die Defekterfassung zu
beeinträchtigen. Hierzu sind Arbeiten auf allen Ebenen des Schaltungsentwurfs
erforderlich. Die Arbeiten werden von den Firmen Ericsson, Hewlett Packard und
LogicVision unterstützt, so dass er erforderliche Zugang zur aktuellen
Technologie und die praktische Anwendbarkeit der zu entwickelnden Methoden
gesichert sind.
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